EN
creator cover FPGA Systems

FPGA Systems

Информационно-образовательный портал про FPGA/ПЛИС
FPGA Systems
75
subscribers
goals
94.06 of $ 130 440 money raised
Неограниченная цель для выпуска FPGA журнала в бумажном виде

About the creator

Привет! Меня зовут Михаил и я пытаюсь делать движ в FPGA комьюнити.
В команду вызова скриптов source нельзя передать аргументы, но есть workaround
Level required:
Logic Gate

Што не так с опцией -hier в командах get_ и почему паттерн с \ или / не вернет вам значений

Уж коль я упомянул в прошлом посте про группу команд get_ , то давайте пойдем дальше и обсудим один мааааааааааленький нюанс.
Для некоторых команд get_ есть опция -heir или -hierarchical, которая предназначена для поиска объектов по всей иерархии вниз от текущего модуля (што такое текущий инстанс в иерархии я расскажу как-нибудь потом)
В общем, опция -hierarchical предполагает, что поиск объектов будет выполняться по уровню иерархии. И если в паттерне поиска будет стоять \ (или /) то с огромной долей вероятности вместо списка объектов вивада вам поводит по губам.

Возвращаем список в столбик


При работе с анализом проекта на што-нибудь, нам часто приходится выполнять в консоли команды, которые возвращают список.
Примером таких команд могут быть любые, начинающиеся с get_* : get_files, get_cells, get_clocks etc.
И основное неудобство в том, што команды возвращают список, который просто одна строка в консоли и разглядеть в ней найденные объекты не так то и просто, в виду того, что возвращаемых объектов может быть много, а сама строка из-за этого получается длинной. Скролить горизонтально придется долго.
Разумеется многие пользуются великолепной командой join, которая выполняет то, что написано здесь
В консоли можно написать, например
join [get_cells -hier *] \n
и тогда нам вернется список, но в консоли он отобразится в виде некоторого количества строк: каждый найденный объект на одной строке. Вот пример вывода:
Tcl: отображаем границы вектора, который вырезает slice в Vivado Block Design
Продолжаем исправлять бесячую неинформативность Vivado Block Design и на очереди у нас блок slice
Level required:
Logic Gate
Tcl: отображаем значение константы в Vivado Block Design
Если вас так же как и меня бесит, што значение константы не отображается в Block Design рядом с блоком, то эта процедура для вас
Level required:
Logic Gate

ЭТАП ПРОТОТИПИРОВАНИЯ В МАРШРУТЕ РАЗРАБОТКИ СНК. ЦЕЛЬ ЭТАПА, СОСТАВНЫЕ ЧАСТИ ЭТАПА И ИХ РЕАЛИЗАЦИЯ.

Фролова С.
Фролова С. ЭТАП ПРОТОТИПИРОВАНИЯ В МАРШРУТЕ РАЗРАБОТКИ СНК. ЦЕЛЬ ЭТАПА, СОСТАВНЫЕ ЧАСТИ ЭТАПА И ИХ РЕАЛИЗАЦИЯ.pdf990.70 KbDownload
В этой статье, исходя из аудитории сообщества FPGA-systems, хотелось бы обратить внимание на отличия в разработке проектов для FPGA и ASIC ( в русском переводе: ПЛИС и СнК – система-на-кристалле).
Библиотека презентаций
Архив с презентациями по разным около плисовым-асиковым темам
Будет переодически обновляться, по мере добавления новых материалов.
Level required:
Logic Gate
Презентации с конференции FPGA-Systems 2024.1 в Санкт-Петербурге
Level required:
Logic Gate
FPGA-Systems Magazine :: ALFA :: Умножай эффективно. Алгоритм Карацубы. Прямая реализация.
В заметке приведен вариант прямой реализации алгоритма умножения, предложенный в далеком 1960 году Анатолием Карацубой
Level required:
Logic Gate
FPGA-Systems Magazine :: ALFA :: set set set; #это не только легально, но и полезно
В заметке приведены
некоторые трюки, которые позволят облегчить процесс отладки Tcl скриптов,
разрабатываемых вами для автоматизации процесс
Level required:
Logic Gate

Subscription levels

Logic Gate

$ 2,17 per month

1-bit adder

$ 4,4 per month
Поддержка коммунити
Закупка отладок, книг 
Вознаграждение авторам
Да и просто вождю за хлопоты
+ chat

8-bit mult

$ 8,7 per month
+ chat

3x3 Systolic array

$ 13,1 per month
+ chat
Go up